摩爾定理已死:半導體的未來是小晶片和UCIe技術

萬物雲聯網 發佈 2022-10-02T15:17:16.427653+00:00

這些包括家用電腦,汽車自動控制,個人可攜式通信設備以及許多其他創新,這些創新在當時對某些讀者來說可能看起來像是科幻小說。

Gordon Moore博士是Fairchild的研發總監,當時他撰寫了論文「將更多組件塞入集成電路」,發表在1965年4月19日的《電子學》雜誌上。在這篇文章發表之後,加州理工學院的卡弗·米德博士宣布摩爾博士的預言為「摩爾定律」。

很少有人理解摩爾定律的本質,也很少有人知道摩爾博士在這篇相對較短的論文中所做的無數切向預測;這些包括家用電腦,汽車自動控制,個人可攜式通信設備以及許多其他創新,這些創新在當時對某些讀者來說可能看起來像是科幻小說。

Moore博士對集成電路(IC)的預測之一是,「到1975年,經濟學可能會要求在單個矽晶片上擠壓多達65,000個組件」。它比預測晚了幾年的時間,但第一個64Kb DRAM(動態隨機存取存儲器)於1977年發布,在「單矽晶片」上有65,536個電晶體。摩爾博士的論文發表五年後,1970年推出第一個商業上可行的DRAM以來半導體晶片技術的發展證明這是一個了不起的預測。

摩爾定律的本質

雖然摩爾定律中包含了許多預測,並且幾乎所有預測都達到了合理的程度,但有兩個預測是摩爾定律的「本質」。如果我們做一些數學運算,我們可以為這些預測添加一些顏色。以下是1965年原始文章中的兩段引文,以及我對預測的推斷。

  • 「最低組件成本的複雜性以每年大約兩倍的速度增加」。當然,在短期內,這一比率即使不會增加,也可以預期會繼續下去。從長遠來看,增長率更加不確定,儘管沒有理由相信它不會在至少10年內保持幾乎恆定。 這表明,在未來十年內,我們將看到電晶體(組件)密度增加約1,024倍。
  • 「在1970年,每個組件的製造成本預計只有目前成本的十分之一」。該預測預計,雖然電晶體(組件)密度每年將翻一番,但每個組件的成本將以每年約37%的速度下降。理解這一點很重要,所以讓我們花點時間來介紹一下數學運算。隨著組件密度每增加一倍,製造成本就會增加,但摩爾博士正確地預測,這些更高的成本將帶來電晶體密度遠遠超過的年度翻倍。結果是每個電晶體(組件)的淨複合成本降低了37%,導致五年內成本降低90%,十年內成本降低99%。

在1975年的十年運行之後,其結果在大多數方面與摩爾定律的預測非常相似,摩爾博士將期望每18到24個月提前到每年將電晶體密度增加一倍。由於這一顯著的進步,如果你生活在發達國家的中產階級或中產階級之上,那麼你很有可能是「電晶體萬億富翁」——你擁有的所有電子產品都擁有超過一萬億個電晶體。

電晶體經濟性

你可以用各種花哨的詞來描述各種商業模式,但我喜歡讓事情儘可能簡單。在任何商業模式中,您都可以在「固定」(資本)和「可變」(邊際)之間劃分成本。如果模型對可變費用進行大量加權,則幾乎沒有擴展(槓桿),並且盈利能力與交易量呈相當線性關係。但是,如果模型嚴重加權為固定成本,則模型會縮放(通常非常顯著),並且盈利能力會隨著數量的增長而急劇增加。

例如,如果您要鑽探石油,則必須建造一個鑽井平台並進行鑽探石油所需的所有相關資本投資(固定成本),但是一旦建成並且石油開始流動,維持這種流動的成本(可變成本)就非常低。在這種商業模式中,高昂的固定成本被攤銷到泵送的石油桶中。顯而易見的結論是,生產的石油桶越多,每桶的總成本就越低(固定成本攤銷到更多的石油中)。

不太明顯的結論是,生產的「下一個」桶的「邊際成本」非常低。由於邊際(可變)成本表示生產一個單位(桶)的總成本增加,並且不需要額外的固定成本,因此僅計算可變成本。顯然,鑑於這些數據,在以高固定成本和低可變成本運營的商業模式中,數量非常重要。

這種高固定/低可變成本商業模式的經典例子或多或少與我們在經典半導體商業模式中看到的一致。開設一條領先的半導體製造生產線(目前以數百億美元計算)需要花費大量資金,並且為前沿製造工藝(5nm)設計相對複雜的IC很容易花費5億美元。然而,一旦製造工廠投入運營並且IC投入生產,製造下一個矽晶圓的邊際成本相對於這些固定成本就很小。

半導體行業比石油行業有一個巨大的優勢;與石油不同,石油的最終供應(發現的儲量)受到限制,相對便宜的矽(大多數半導體晶圓的基礎材料)的供應幾乎是無窮無盡的,這意味著有充分的理由不斷壓低價格以刺激更多需求,並生產更多產量。

這種現象在數據中得到了證明。貝爾實驗室在1947年的實驗室里只生產了一個電晶體,之後需要幾年的時間才能生產出少數電晶體用於有限的應用。到2022年,僅僅75年後,半導體行業將為地球上的每個男人,女人和孩子生產數千億甚至數萬億個電晶體,並以IC的形式以遠少於一分錢的無窮少的價格出售它們。

在這種驚人的增長趨勢是如何推出的背後可能有很多故事,但我最喜歡的故事之一是喬治·吉爾德(George Gilder)在他的書《微觀世界》(Microcosm)中講述的。

由於喬治與這個故事有關,仙童半導體公司以每件150美元的價格向軍事客戶出售一個電晶體(部件號1211)。由於這個電晶體的成本大約為100美元,因此仙童獲得了可觀的利潤。然而,鑑於嚴格的軍用規格,它成為了不符合客戶要求的報廢零件。

傑里·桑德斯當時被提拔為仙童消費者營銷集團的負責人(傑里·桑德斯後來離開仙童,創辦了先進微器件(AMD)),為了找到這些電晶體的歸宿,他的任務是找到一個願意為拒絕支付5美元的買家。他找到了一些願意購買的買家,但在1963年,當FCC要求所有新電視都包括UHF接收機時,一個巨大的新市場機會打開了。

這裡的問題是,即使是5美元,1211的消費版本也無法與RCA創新的金屬外殼真空管Nuvistor競爭,它僅以1.05美元的價格向電視製造商提供。桑德斯盡其所能地繞過3.95美元的價格差異 - 消費者1211可以直接焊接到PCB上,避免使用Nuvistor的插座,電晶體顯然更可靠。然而,他根本無法完成這筆交易。

鑑於1963年電視的市場潛力約為每年1000萬台;桑德斯去了山景城的費爾柴爾德總部,在他位於洛斯阿爾托斯山的家中會見了羅伯特·諾伊斯博士。起初,他猶豫是否要以1.05美元的價格完成交易,但一旦桑德斯描述了這個機會,諾伊斯博士就從容不迫地接受了這個要求,經過短暫的思考,批准了它。

桑德斯回到真力時,以1.05美元的價格預訂了第一個消費者1211訂單。為了降低成本,Fairchild在香港開設了第一家海外工廠,旨在處理預期的產量,並與之一起為該訂單開發了第一個塑料包裝(TO-92)。在此之前,所有1211都像當時大多數電晶體一樣封裝在密封(玻璃到金屬密封)金屬罐(TO-5)中。

一旦 Fairchild 投入生產,它就能夠將價格降至 0.50 美元,並且在兩年內(1965 年),它實現了 占據UHF 調諧器 90% 的市場份額,而新的塑料 1211 產生了公司總利潤的 10%。1965年恰好也是摩爾博士寫這篇著名文章的一年,後來他的發現被認為是「摩爾定律」。

1211電晶體關於如何有效利用低邊際成本來驅動體積的教訓與摩爾博士的論文無關緊要。然而,當結合摩爾定律的預言,正確預測IC上每個電晶體的成本將隨著製造技術的進步而迅速下降時,半導體商業模式的die被鑄造出來,資本自由流入該行業。

摩爾定理已死,摩爾定理萬歲!

缺陷密度 (D0)對於給定的製造工藝,定義為每個矽晶圓的缺陷數除以晶圓的面積,這些缺陷足夠大,可以歸類為目標製造工藝的「殺手」缺陷。問題是,隨著製造工藝(製造節點)尺寸的縮小,被確定為「殺手」缺陷的尺寸也會縮小。

通常,殺手級缺陷被定義為製造工藝節點大小為20%的缺陷。例如,小於9nm的缺陷對於45nm製造節點來說可能是可以接受的,但是大於2.8nm的缺陷將被定義為14nm製造節點的「殺手」缺陷。對於5nm製造節點,僅測量到1nm的缺陷可能是一個殺手級的缺陷。

這是在使用領先的製造工藝技術時,越來越難以產生大型單片IC(以晶片面積測量)的主要原因之一。

存儲器件、FPGA、GPU 和一些專門的機器學習 (ML) IC 也面臨著相同的良率挑戰。然而,在這些IC中,你會發現數十億個相同的單元(功能塊),它們彼此之間實際上是相同的。為了優化良率,這些仍然使用巨大晶片尺寸的IC通常設計有冗餘單元,這些單元可以被屏蔽或編程以替換不能正常工作的單元。目前尚不清楚這種趨勢是否會持續下去。

關於缺陷密度何時成為一個不可逾越的問題,有各種各樣的意見。然而,從我所讀到的內容來看,它似乎在22nm到14nm窗口中進入了方程,低於14nm的數據表明它變得很重要,除此之外,這個問題只會變得更糟。

鑑於大晶片尺寸IC比小晶片尺寸IC更有可能在其邊界內存在缺陷;晶片尺寸和產量之間存在負相關關係,隨著製造技術向越來越小的工藝節點發展,這一趨勢將變得更加令人煩惱。

台積電在2020年第二季度為其新的5nm製造節點運行測試晶圓時強調了這個問題。在這些測試之後,台積電錶示對於為18mm^2 的die其平均良率約為80%,但對於100mm^2的die,直通率急劇下降到僅32%。正如摩爾定律統治期間的情況一樣,自這些早期測試以來,TSM的直通率已經提高了,但儘管如此,我確信5nm工藝節點的直通率仍然不如較大工藝節點的直通率有利,並且未來的趨勢很明顯;大型整體die的時代已經過去了。

在台積電發布其5nm工藝的早期數據之前的幾年,AMD執行長Sa Su博士在2017年IEEE國際電子器件會議(IDEM)上以非常簡單的圖表介紹了缺陷密度問題。此圖顯示了晶片尺寸對於 250 平方毫米隨著AMD從45nm向更小的製造節點邁進,每產量 mm^2 成本的增加。低調的結論是,一旦工藝節點低於14/16nm,增加晶片尺寸在經濟上成為問題,缺陷密度所導致的直通率成本成本就會急劇增加。

缺陷密度並不是一個新問題 - 它從第一天起就已經存在了。然而,吸取的經驗教訓總是推動它超越當前的製造節點,並且解決當前節點的良率問題的能力是50多年來推動摩爾定律的原因。雖然您可以放心,我們正在努力減少缺陷密度對前沿製造節點的影響,但有五個原因表明Chiplet趨勢不僅將繼續存在,而且還有望迅速擴張並帶來新的市場機會。

(1)在Chiplets上進行了大量投資,以降低組裝成本並優化性能。雖然當您將設計從單晶片單片矽片移開時,存在固有的成本和性能損失,但隨著Chiplet技術的充分利用,性能損失似乎將降至最低,成本損失將大大抵消。

(2)通用小晶片互聯快車(UCIe,Universal Chiplet Interconnect Express)聯盟指定了晶片對晶片互連標準,以建立開放的晶片生態系統。該聯盟的創始成員包括:ASE,AMD,Arm,谷歌雲,英特爾,梅塔,微軟,高通,三星和台積電。統一通信類似於標準化計算接口的 PCIe 規範。但是,與 PCIe 相比,UCIe 可提供高達 100 倍的帶寬、低 10 倍的延遲和 10 倍的電源效率。有了這個標準,我相信我們將看到大量新的Chiplet進入市場。

(3)隨著2017年其通用異構集成和智慧財產權重用策略(CHIPS)計劃的發布,國防高級研究計劃局(DARPA)走在Chiplet技術發展曲線的前面。CHIPS的目標是為商業和軍事應用開發大量的第三方晶片目錄,DARPA預測這些晶片將使新設計的成本和周轉時間降低70%。DARPA CHIPS計劃不僅利用了結合異構製造工藝節點的優勢,還利用了在晶片設計中加入非均質材料。

(4)摩爾定律的魔力在於,隨著製造技術的進步,每個電晶體的製造成本下降幅度將遠遠超過固定成本的增加。我找不到數據來量化這一點,但我可以找到廣泛的共識,即不斷下降的製造成本曲線在10nm左右變平,並且它正朝著不利的方向發展。由於先進的製造成本正在增加,Chiplet策略使IC架構師能夠僅針對晶片設計中絕對需要儘可能高性能的部分的前沿(昂貴)製造節點,並將Chiplet設計的其他部分定位到針對低功耗和/或低成本進行優化的製造工藝。

(5) Chiplet設計可以加快產品上市時間,降低固定成本,降低給定設計的總製造成本,並利用可以隨時間擴展和/或更改的架構。換句話說,Chiplet設計提供了獨特的靈活性,而這些靈活性在整體式設計中在經濟上是不可行的。隨著我們看到新的符合UCIe標準的Chiplet的推出,這一趨勢將變得更加明顯和加速。

正如您從下圖中看到的那樣,製造商不僅面臨著與晶片尺寸直接相關的缺陷密度良率挑戰,而且隨著製造技術的進步,與設計和將新的複雜單片IC投入生產相關的固定成本也在飆升。換句話說,數據表明我們已經達到了一個臨界點,Chiplet就是答案。不僅應對良率和成本較高的挑戰,也使半導體行業開闢了新的市場機遇。

雖然我在本文中的重點是處理器 IC(為了保持連續性,主要是英特爾處理器),但固定成本的增加以及良率與晶片尺寸之間的負相關也正在影響片上系統 (SoC) 設計。已經有證據表明,聯發科技將轉向3nm的Chiplet設計,台積電為其智慧型手機應用處理器(AP)提供服務,我敢打賭高通公司已經醞釀了一個尚未公開的Chiplet設計。

通過UCIe標準化和DARPA晶片計劃,針對智慧型手機接入點以外的廣泛市場的SoC製造商將採用Chiplet設計,以降低成本,縮短開發周期並提高靈活性。這將為支持晶片製造商和各種IP公司開闢新的機會。

我相信,我們還將看到IP公司通過利用新的UCIe規範將其IP「硬化」為已知良好的晶片(KGD)來擴展其傳統市場方法,並有效地將其IP作為硬體晶片直接出售給半導體製造商和IC製造公司以及開發自己的特定應用晶片的OEM客戶。

我認為Chiplets將實現的更有趣的事情之一是SoC適用於沒有數量或過於分散而無法推動數億美元單片IC設計投資的新市場。其中包括各種各樣的物聯網、人工智慧和機器學習(ML)機會,其中FPGA技術可用於加速器,可以快速適應不斷變化的算法,並提供擴展市場範圍和SoC生命周期所需的設計靈活性。

Chiplets還可以通過提供可擴展的處理器解決方案和其他客戶特定的選項(添加更多處理器內核,添加加速器,添加更多內存,甚至更改/更新新標準的RF部分等)為新市場和現有市場啟用SoC解決方案。這些變化和靈活性在單片IC設計中幾乎是不可能的。

底線:如果沒有可變成本下降(每個電晶體的製造成本降低)的好處抵消了急劇上升的固定成本和缺陷密度複雜性的增加,摩爾定律已經結束了。然而,與過去一樣,半導體生態系統正在適應,隨著Chiplet技術建立牽引力,隨著我們的前進,我們很可能會看到一個加速創新和新市場機會的時期。

這裡的要點(如果你願意的話,引爆點)是Chiplets為我們的創造力打開了新的大門,並在我們的生活和工作方式中不斷拓寬技術。我們已經到了這樣一個地步,即我們不再需要只考慮對於單片IC設計來說,什麼是有意義的,這些設計受到超高固定成本和痛苦的長交貨時間的阻礙;我們現在可以專注於異構Chiplet,這些晶片利用新的開放標準來優化設計,以實現用例規定的最終成本和性能。

當您將這些新優勢與UCIe和DARPA CHIPS計劃的標準化相結合時,就有很大的潛力打開新市場和新用例,這些市場和新應用場景甚至還沒有看到雞尾酒餐巾的背面。

半導體的未來是UCIe

總結

  • 晶片不僅是我們所有技術設備的字面核心,而且還為我們如此依賴的軟體和體驗提供支持。
  • 最重要的是,它們是重要技術趨勢走向的前沿指標,因為晶片設計和進入其中的技術必須在使用它們的產品和利用它們所需的軟體之前完成數年。
  • 在這裡,我們來看看早些時候關於一個新的行業聯盟和半導體行業標準的看似溫和的公告,稱為通用Chiplet互連技術(或UCIe,Universal Chiplet Interconnect Express),這實際上非常重要。

哎呀,想知道一個秘密嗎?

如果你想成為一個嚴肅的科技行業觀察者或鐵桿科技愛好者,那麼你需要開始密切關注半導體行業正在發生的事情。 晶片不僅是我們所有技術設備的字面核心,而且還為我們如此依賴的軟體和體驗提供支持。然而,最重要的是,它們是 重要技術趨勢走向的前沿指標,因為晶片設計和進入其中的技術必須在使用它們的產品和利用它們所需的軟體之前數年完成。

因此,考慮到這一點,讓我解釋一下為什麼上周晚些時候關於一個新的行業聯盟和半導體行業標準的看似溫和的公告,稱為通用Chiplet互連技術(或UCIe),如此重要。

首先提供更多的背景信息。在過去的幾年裡,科技行業內部就摩爾定律的持續可行性以及晶片行業進步的潛在停滯進行了大量的辯論和討論。請記住,英特爾(INTC)聯合創始人戈登·摩爾(Gordon Moore)在50多年前曾預測,半導體性能大約每18-24個月就會翻一番,他的預測被證明是非常有先見之明的。事實上,許多人認為,矽谷和整個科技行業在過去半個世紀中取得的令人難以置信的進步,本質上是對這項定理的「實現」。

然而,隨著晶片製造工藝的進步,該行業已經開始面臨一些潛在的物理限制,這些限制似乎非常難以克服。從本質上講,單個電晶體已經變得如此之小,以至於它們正在接近單個原子的大小 - 你不能比這更小。因此,通過縮小電晶體並將越來越多的電晶體安裝到單個晶片上來提高性能的傳統努力即將結束。然而,晶片公司幾年前就認識到了這些潛在的挑戰,並開始專注於其他想法和晶片設計概念,以保持性能以摩爾定律般的速度發展。

其中最主要的是關於將大型單片晶片分解成更小的組件或小晶片,並以巧妙的方式將它們組合在一起的想法。這反過來又導致了晶片架構、晶片封裝和許多組件之間互連方面的許多重要進步。例如,就在10多年前,晶片設計和IP(智慧財產權)公司Arm推出了Big.little的想法,它由多個不同尺寸的CPU內核連接在一起,以獲得高質量的性能,但功耗水平顯著降低。從那時起,我們看到幾乎每家晶片公司都利用了這一概念,英特爾在其12個中採用了新的功率和效率內核。千Gen Core(代號為「榿木湖」)是最近的例子。

多部分SOC或片上系統的興起,其中多個不同的元件,如CPU,GPU,ISP(圖像信號處理器),數據機等都組合到單個晶片上 - 例如高通(QCOM)對其流行的驍龍系列晶片所做的 - 是大型單晶片分解的另一個發展方向。這些小晶片之間的聯繫也取得了重要的進展。例如,當AMD在2017年首次推出其銳龍CPU時,該設計的獨特特徵之一是使用高速Infinity Fabric將多個相同大小的CPU內核連接在一起,以便它們可以更有效地運行。

除了少數例外,這些封裝和互連功能中的大多數僅限於公司自己的產品,這意味著它只能混合和匹配自己的各種組件。認識到組合來自不同供應商的組件的能力可能很有用 - 特別是在高性能伺服器應用程式中 - 導致了CXL(計算快速連結)標準的創建。CXL今年剛剛開始用於現實世界的產品,經過了理想的優化,可以快速,高效地將CPU和內存互連專用加速器(如AI處理器)。

但是,儘管CXL可能很棒,但它並沒有完全達到能夠混合和匹配不同公司使用不同類型和尺寸的製造工藝以真正的樂高方式製造的不同小晶片的水平。這就是新的UCIe標準的用武之地。

由英特爾,AMD,Arm,高通,三星(OTCPK:SSNLF),谷歌(GOOG,GOOG),梅塔(FB)和微軟(MSFT)以及晶片製造商TSMC(TSM)和ASE(ASX)組成的強大聯盟啟動,UCIe建立在CXL和PCIe 5.0標準的基礎上,並定義了物理(互連)和邏輯(軟體)標準,公司可以通過這些標準開始設計和構建他們夢想中的晶片。想要將英特爾 CPU 與 AMD GPU、高通數據機、谷歌 TPU AI 加速器和微軟 Pluton 安全處理器混合到單晶片封裝或系統級封裝 (SOP) 上嗎?當基於UCIe的產品在2024-2025年的時間框架內開始商業化時,這正是您應該能夠做到的。

這不僅在技術和概念上很酷,而且還為晶片公司和設備製造商開闢了全新的機會,並為整個半導體行業創造了許多新型的選擇。例如,這可以創建規模較小但財務上可行的半導體公司,這些公司只專注於非常專業的小晶片,或者只專注於將其他人製造的現有部件的有趣組合放在一起。對於設備製造商來說,從理論上講,這使他們能夠構建自己的定製晶片設計,而無需整個半導體團隊的負擔(和成本)。換句話說,您可以以顯著降低的開發成本創建Apple(AAPL)級別的晶片特異性。

從製造方面來看,也有巨大的好處。例如,雖然它並不為人所知,但並非所有晶片都可以從在尖端工藝節點(例如今天的4和3納米)上構建中受益。事實上,許多晶片,特別是那些處理模擬信號的晶片,實際上最好在更大的工藝節點上構建。像5G數據機,射頻前端,WiFi和藍牙無線電等東西在更大的節點上構建時表現得要好得多,因為它們可以避免信號泄漏問題。因此,像格芯(GFS)這樣的公司和其他沒有最小工藝節點但專門從事獨特製造、工藝或封裝技術的公司,應該在小晶片驅動的半導體世界中擁有更光明的未來。

展示價值的能力將不僅限於那些仍然處於工藝技術前沿的人(不過,可以肯定的是,在可預見的未來,這將繼續是非常有價值的)。相反,能夠證明能夠在半導體行業供應鏈的許多不同步驟之一中提供獨特能力的晶片設計公司或代工廠應該能夠建立更可行的業務。此外,在多家公司之間混合搭配的能力可能會帶來一個競爭更加激烈的市場,並且希望能夠減少我們在過去幾年中看到的供應鏈中斷。

要進一步擴大對UCIe的支持,並確保它像概念最初建議的那樣無縫地工作,還有很多工作要做。值得慶幸的是,最初推出該標準的公司足夠令人印象深刻,他們必然會鼓勵一些明顯缺失的玩家(我正在看蘋果和英偉達(NVDA))以及一系列鮮為人知的公司參與其中。UCIe的可能性,最重要的是,它的顛覆潛力是巨大的。今天的半導體行業已經演變成一個令人興奮和競爭激烈的新時代,由於我們在社會各個方面經歷的大流行驅動晶片短缺,人們對半導體重要性的認識從未如此之高。隨著UCIe的推出,我相信該行業有可能達到更高的水平 - 而且,最肯定的是,這將是值得關注的。

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2021-11-16T09:15:48.475315+00:00

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我一直對唇蜜印象很差

黏膩感結合死皮…恩…抿起來很噁

所以聽到關鍵字,本能的搖頭拒絕

朋友表示:『這韓國醫美研發剛好專治你的唇況,就死馬當活馬醫吧!』

 

好…回過神我就下單了(腦波很弱

但,第一次擦就打破我對唇蜜的認知!

不知道什麼原理,這支居然把死皮治得服服貼貼😳

滋潤度.持久度碾壓護唇膏,不需要一直補擦(也是,哪家護唇膏會下重本加玻尿酸

不誇張,我卸妝後唇況還嫩到隔天,代表成分真的有被吸收

 

色澤是淡淡珊瑚色的“韓系玻璃唇

單擦顯氣色,薄荷還能激出天然唇珠///

試著疊擦口紅…

1+1效果驚為天人!居然沒有脫皮了!

而且唇紋被撫平後

妝感都level up了

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