DRAM 技術一直發展到 10nm 製程以下，導入 ASML 獨門秘技極紫外線 EUV 光刻機已是業界共識。現今韓系存儲大廠三星、SK 海力士，以及美系存儲大廠美光都朝此方向前進; 三星的 14nm DRAM 開始導入 EUV 技術進入量產、SK 海力士使用 EUV 生產 1a 製程的 DRAM、美光也將在 10nm 的 1γ 節點中導入 EUV 光刻技術。
談到一台一億歐元天價的 EUV 機台，絕對會觸碰到國內半導體產業心中的「共同遺憾」。
若說半導體產業有哪些卡脖子的技術，EUV 光刻機無法進口到國內，足以讓國內先進位程晶片的製造「致命」。在邏輯製程（晶圓代工）方面，已經讓中芯國際退居到 14nm、28nm 製程，暫時把 7nm 製程以下的先進位程製造放一邊。
在存儲技術方面，國內的 NAND Flash 技術可以盡情衝刺追趕國際大廠的水平，是因為 3D NAND 堆疊技術的特性不需要用到 EUV 機台。反之，當 NAND Flash 電晶體從 2D 變成 3D 架構，對於半導體設備的最大轉變，是需要用到大量的薄膜機台和等離子刻蝕機台，EUV 光刻機反而不是主角。這一點給了中國 NAND Flash 技術的追趕機會。
發展 DRAM 技術，有沒有可能做到完全不需要用到 EUV 光刻機，就可以做出比肩三星、SK 海力士、美光等國際大廠的技術水平？ 這個技術方向在過去，答案或許是否定的。不過，日前一家新型存算一體晶片技術公司的技術突破，或許會讓所有的不可能，轉換為無限可能。
在剛剛舉行的中國國際半導體技術大會 CSTIC 2022 中，芯盟科技 CEO 洪渢在會議中宣布了基於 HITOC 技術的 3D 4F² DRAM 架構的問世。
「基於 HITOC 技術的 3D 4F² DRAM 架構」，對外界而言是非常陌生的技術。在解釋何為 HITOC 技術？以及何為 3D 4F² DRAM 架構之前，先來提出一個非常關鍵點：基於 HITOC 技術所開發的全新架構的 3D 4F² DRAM 晶片，最大特點是不需要用到 EUV 光刻機，也不需要多重圖形曝光 SAQP（Self-Aligned Quadruple Patterning）的步驟，這可以大幅減少成本，更重要的是，避免技術往前突破的同時，設備被國外製造商卡脖子。
這是芯盟繼 2020 年發布存算一體 AI 晶片 SUNRISE 後，在單晶片異構集成技術領域，又一次的重大創新突破。
芯盟在 2020 年 9 月首次發布全球第一款基於 HITOC 架構的高性能存算一體 AI 晶片 SUNRISE，此晶片目前已成功應用於晶圓廠生產線智能缺陷分類系統領域。 再者，高性能計 HPC 公司豪微科技在最新流片成功的布穀鳥 2（cuckoo 2）晶片上，採用的芯盟的HITOC技術，實現了大容量存算一體 3D 架構。
芯盟這次把 HITOC 技術架構，使用在 DRAM 設計上。
什麼是 HITOC 技術？
芯盟科技表示，HITOC 技術（Heterogeneous Integration Technology on Chip）技術是運用先進的晶圓對晶圓（Wafer-on-Wafer）和晶粒對晶圓（Die-on-Wafer）混合鍵合（Hybrid Bonding）製造工藝，將不同類型的 wafer 或 die 上下對準貼合，以實現真正的三維異構單晶片集成。
芯盟科技當前基於 Wafer-on-Wafer 的 HITOC 技術產品，已經導入市場應用，Die-on-Wafer 和 Multi-Wafer-on-Wafer 的 3D 堆疊產品正在研發中。
芯盟也將 HITO C技術應用到先進 DRAM 開發中，提出一種全新的 3D 4F² DRAM 架構。首先，芯盟創新性地設計並實現了垂直溝道陣列電晶體（VACT）。
VACT 架構中的電晶體採用了鏡像設計，相鄰的兩個電晶體中心對稱。其中單晶矽體之間通過絕緣材料結合氣隙隔絕的方法分隔開來，同時通過高精密度光刻和刻蝕工藝，嚴格控制單晶矽溝道的厚度，保證其厚度小於一定數值以使此電晶體在開啟時溝道為全耗盡型，降低了 DRAM 缺陷 「Row Hammer」 效應的影響。
然後，是利用三維 HITOC 技術的特點，將存儲單元在 Array Wafer 中垂直豎起，並把存儲單元電容和位線置於 Array Wafer 的上下兩邊，這是 4F² 能夠真正實現的關鍵因素。
再者，將傳統 DRAM 架構中的存儲陣列 Array 和主要的 CMOS 邏輯電路分開設計，分別製造在兩片獨立的晶圓上，最終用 HITOC 技術集成為 3D 4F² DRAM 單晶片。
對存儲產業有一些了解的人，對於這樣的技術想必不陌生，這與存儲的 g 技術就像是雙胞胎兄弟，都是朝後端封裝下手來突破摩爾定律的限制，並且走出一條不一樣的技術道路，為國內的先進位程技術帶來重大突破。
因此，未來芯盟突破性的 3D HITOC 4F² DRAM 架構產品是否會在存儲生產，值得關注。因為存儲有成熟前大量生產 g 技術的經驗，複製到 3D HITOC 4F2 DRAM 晶片製程的生產會最為合適。
芯盟也簡述了 3D HITOC 4F2 DRAM 架構的幾項重要優勢：
第一，更低的位線電容，提升了感應冗餘度，降低了 CMOS 設計的難度;
第二，更低的字線延遲，使得高頻率 DRAM 設計更加簡單;
第三，CMOS 獨立在一片晶圓上設計，不受Array工藝製程的限制，具有更為充分的發揮空間;
第四，更低的成本，該架構的單個 Array 電晶體面積和傳統 DRAM 相比減少 33%，且製程和當前半導體製程兼容，所需的雙重曝光 SADP 工藝次數較傳統工藝大大減少，無須昂貴的多重曝光 SAQP 和 EUV 工藝;
第五，更好的技術延展性，傳統 DRAM 的發展受限在大尺寸微縮的同時，SN（Storage Node）電容值下降過快，導致設計難度增大，HITOC DRAM 架構設計對 SN 電容值的敏感度更低，SN 製程複雜度和高K介質的K值要求均低於傳統 DRAM 架構，所以未來 HITOC DRAM 的微縮空間更大。
從目前的信息可知，基於創新的 HITOC 技術的 3D 4F² DRAM 架構，從後端封裝另闢蹊徑，可以走出一條與傳統 DRAM 架構不一樣的道路。但目前還不知道的另一個關鍵點是：利用HITOC 技術 3D 4F²設計生產出來的 DRAM晶片，可以對標到國際大廠多少納米nm的技術？可以直接進入10nm以下嗎？
一來可以避免傳統 DRAM 設計和製造上的專利壁壘，二來不需要 EUV 光刻機不但可以大幅節省生產成本，更可以避開國際大廠卡脖子的狀況，對於現階段的晶片技術發展，會是一個很重要的突破信號點。