文/麒閣史觀
編輯/麒閣史觀
信息和通信技術（ICT）的顯著發展在我們的社會中產生了巨大的經濟和社會影響，因為集成電路（IC）技術的穩步發展。1965年，戈登·摩爾博士觀察到並預測，IC「晶片」上的元件（電晶體）數量每年翻一番。1975年，隨著經濟增長率開始放緩，摩爾博士將預測修正為大約每兩年翻一番。
增加晶片上的電晶體數量可以降低每個組件的製造成本，並提高系統性能。集成電路技術進步的良性循環（更高的電晶體密度à更低的成本/性能更好的à半導體市場增長à技術進步à更高的電晶體密度等）已經持續了50年。
Moore在1965年關於隨著技術的進步而降低最低製造成本的聲明。Intel的每電晶體成本觀察和投影。
由於三門MOSFETs（也稱為finfets）自22 nm CMOS技術節點以來已經在大量生產，一般認為需要多門結構才能將MOSFET門長度縮小到10 nm及以下。
FinFETs需要形成高長寬比的Si條紋（窄條紋寬度，以保持良好的靜電完整性和高條紋高度，以實現單位布局面積的高電流）。為了實現最終的電晶體柵極長度縮放，堆疊柵極全能（GAA）模塊預計最終將在未來的CMOS技術一代中被採用。
光刻技術的進步是維持摩爾定律的關鍵。然而，隨著CMOS技術的進步，光刻技術繼續面臨著定義不斷縮小的特徵尺寸和密度的挑戰。由於空白掩模材料的低透光率和/或波長小於193 nm的高強度光源的可用性，半導體行業已經採用「多模式」技術來增加晶片上圖案的線性特徵的密度。間隔光刻技術也被稱為自對齊雙圖案化技術（SADP），自22 nm技術節點以來一直是大批量生產的主力。
另一種常用的雙圖案化技術被稱為「雙曝光、雙蝕刻」或「鋰蝕刻（LELE）」。正如它的名稱所暗示的那樣，它所涉及的進程數量大約是形成單個IC層的傳統進程的兩倍。
由於極紫外（EUV）光刻不能用於7 nm技術節點的大批量製造（HVM），行業希望使用「自對準四圖案（SAQP）」和/或「鋰蝕刻（LELELE）基於193 nm浸入式光刻的多圖案技術，以實現所需的更小的特徵尺寸。然而，由於額外的光刻或沉積和蝕刻工藝（每個步驟都涉及多個步驟，如防反射塗層、烘烤、預清洗等）而產生的額外成本。與多重傳輸技術相關的技術可能增加每個電晶體的成本，因此可能終結摩爾定律，阻礙整個信息通信技術行業的發展。
半導體行業專家預測，在低於7納米（最小半間距）時，電晶體密度的增長速度將顯著減慢。因此，迫切需要對電晶體設計和製造工藝的創新來解決這一問題。這項工作旨在使半導體行業能夠擴展摩爾定律的時代，為社會提供廣泛的經濟和社會效益。
GAA MOSFETs的性能以優化的SOI FinFETs在10 nm柵極長度下的性能為基準（預計為4/3 nm CMOS技術）。對於這兩種器件結構，利用TCAD三維器件模擬，估計了由系統和隨機變化引起的電晶體性能的可變性。用這些先進的MOSFET結構實現的6-T SRAM細胞的產量，然後通過一個校準的基於物理的緊湊模型進行研究。GAA MOSFET技術預計將提供0.1 V的最低電池工作電壓和減小電池面積
為了實現與FinFET類似的布局區域效率，GAA場效應電晶體必須包含堆疊的納米線（NWs），這將顯著增加製造工藝的複雜性。此外，在晶片系統（SoC）應用中，使用GAA FET技術實現多柵氧化物厚度將更加困難。提出了一種新的堆疊MOSFET設計，插入氧化物FinFET（iFinFET）來緩解這些問題。
通過3-D器件模擬，對於n通道和p通道電晶體，iFinFET的性能與傳統的批量FinFET和堆疊納米線柵全通（GAA）FET為基準。結果表明，相對於FinFET，iFinFET提供了更好的靜電完整性，但相對於GAA FET，其柵極電容損失明顯更小。因此，iFinFET技術為未來的低功耗系統晶片上應用提供了一個技術途徑來提高電晶體擴展。
減輕額外的成本由於額外的光刻或沉積和蝕刻過程與多圖案技術，提出了一個創新的成本效益的模式方法通過傾斜離子注入（TII）實現光刻特徵和/或加倍的密度，一個能夠實現任意小的特徵尺寸，自對齊表面上預先存在的特徵。通過實驗和嚴格的蒙特卡羅過程模擬，研究了TII的模式解析度極限。實驗證明，特徵尺寸低於10 nm，線邊粗糙度低於預先存在的掩膜特徵，TII增強模式提供了一個經濟有效的途徑，將IC技術進步擴展到7 nm技術節點（低於40nm間距）之外。
A 6-T SRAM單元包括2個上拉（MPU）、2個下拉（MPD）和2個接入/通門（MPG）電晶體。在本研究中，利用TCAD混合模式模擬，研究了使用10 nm Lg FinFETs和GAA MOSFETs實現的6-T SRAM電池的讀取靜態噪聲邊際（SNM）和寫能力電流（Iw）。
在FinFET技術與（准）平面MOSFET技術中，局部調整通道寬度（鰭高度）以單獨調整6-T SRAM單元內單個電晶體的驅動電流並不簡單。通過摻雜來調整FinFET VT也不是一個有吸引力的選擇，因為它需要的摻雜劑濃度遠遠大於1018cm-3，這將導致較大的RDF，並由於載流子有效遷移率較低而降低性能。通過門工作功能調整VT需要不同的門材料，從而增加工藝的複雜性。在這項工作中，基於finfet的6-T SRAM細胞的beta比率實際上就像在中所做的那樣，通過調整下拉（PD）設備中的鰭的數量。
PD器件中的靜態噪聲裕度（SNM）和寫入能力電流（Iw）如何隨翅片數量的變化。SNM和Iw的值匯總。PD器件的設計在讀取穩定性和寫取能力之間提供了更好的權衡，從而為較低的電壓操作。
如果採用短、寬通道設計，GAA MOSFET可以調整其驅動電流的寬度。在這項工作中，基於gaa-mosfet的6-T SRAM單元中PD器件的寬度被調整，以實現讀穩定性和寫能力之間的良好權衡。合成的蝴蝶圖（SNM）和「write-N」曲線（Iw）。
6-T SRAM單元布局進行了縮放，以適應10 nm的柵極長度器件]。比較了（2-fin PD）FinFET和基於GAA-MOSFET的6-T SRAM的半細胞布局。由於鰭間距（30 nm）的限制，基於finfet的細胞占據了20%的~面積。
估計6-T SRAM細胞讀和寫產量，緊湊的模型是用來計算細胞西格瑪，定義為最小的標準差（任何組合變異源）可能導致讀失敗或寫失敗，占過程變化的設備寬度和門長度（假設高斯分布與3σ =標稱值的10%）以及隨機變化VT由於G-LER，RDF和WFV。Vmin，定義為滿足大容量SRAM中讀和寫操作的六西格瑪產量要求的VDD的最低值，基於gaa-mosfet的SRAM為0.52 V，基於FinFET的SRAM為0.6V。進一步優化讀寫產量之間的權衡（通過將PD器件寬度改變為16 nm），可以通過更好地平衡讀寫產量，將基於gaa-mosfet的SRAM電池的Vmin降低到~0.51 V。
GAA-MOSFET和SOI-FinFET技術在10 nm Lg下的變異感知比較表明，GAA-MOSFET應在6-T SRAM細胞工作電壓下~降低0.1V，~細胞面積減少20%。
FinFET多柵電晶體結構被廣泛應用於目前最先進的（16/14 nm一代）互補金屬氧化物半導體（CMOS）技術。由於柵極全能（GAA）場效應電晶體（FET）具有優越的靜電完整性，預計將在未來的一代中被採用，以實現最終的柵極長度尺度。然而，為了實現與FinFET相當（甚至更好）的布局區域效率，GAA FET必須包含多個堆疊的納米線（NWs），並顯著增加了製造工藝的複雜性。
這是因為堆疊網絡是由外延增長的相對厚（>10納米）Si1-xGex犧牲層矽通道層之間適應柵介質/柵金屬/柵介質層之間的網絡，所以鰭結構非常高縱橫比必須腐蝕之前選擇性去除犧牲Si1-xGex層。此外，在GAA場效應電晶體技術中，根據晶片上系統（SoC）應用的需要實現多柵氧化物厚度將更加困難。
本章提出了一種進化的多柵極電晶體設計，即插入式氧化物FinFET（iFinFET），通過提供在不增加任何製造工藝複雜性的情況下改進的柵極控制來規避這些挑戰。iFinFET的性能特性以FinFET和堆疊-nwGAAFET為基準，對於n通道（NMOS）和p通道（PMOS）電晶體，通過技術計算機輔助設計（TCAD）三維器件模擬。
結果表明，相對於FinFET，iFinFET提供了更好的靜電完整性，但相對於GAA FET，其柵極電容損失明顯更小。因此，iFinFET技術為未來的低功耗SoC應用提供了一種持續電晶體持續擴展的技術途徑。同時，我們還研究了過程誘導的變化對iFinFET性能的影響。
常規批量FinFET、iFinFET和堆疊-nwGAAFET的通道區域的橫截面。有效通道寬度（Weff，定義為淺溝槽隔離氧化物上方的矽外周長）都是相同的。iFinFET可以使用與傳統批量FinFET相同的工藝製造，但從多soi（絕緣體上的矽絕緣體）襯底開始。
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