2020 年 2 月 20 日，三星電子宣布，其位於華城的EUV專用生產線（V1-lines）已經開始批量生產。這是三星第一條 EUV 專用生產線。
V1 生產線於 2018 年 2 月 23 日正式破土動工，2019 年下半年開始測試晶圓生產，第一批產品將於第一季度交付給客戶。
根據三星的計劃，V1 生產線目前正在生產採用 7 納米和 6 納米工藝技術的最先進的移動晶片，並將繼續採用更精細的電路，直至 3 納米工藝節點。預計到 2020 年底，V1 生產線的累計總投資將達到 60 億美元，並將根據市場情況確定額外投資。
預計 7nm 及以下工藝節點的總產能將比 2019 年增長三倍。預計 V1 系列將在響應快速增長的全球市場對一位數節點代工技術的需求方面發揮關鍵作用。
隨著 V1 生產線的投入使用，三星現在在韓國和美國共有 6 條晶圓代工生產線，其中包括 5 條 12 英寸生產線和 1 條 8 英寸生產線。
S1-lines 位於韓國器興（Kiheung）廠區，建成於 2005 年，是三星首條 12 英寸邏輯代工生產線，目前量產 65 納米至 8 納米低功耗晶片，產品主要用於計算機網絡、智慧型手機、汽車、以及日益成長的物聯網市場等。
S2-lines 位於美國奧斯汀（Austin）廠區，是由原 8 英寸廠改造而來；2010 年 8 月開始潔凈室建設，2011 年 4 月開始 12 英寸邏輯產品投產，當年達產 43000 片；目前量產 65 納米至 14 納米產品。2010 年設立研發中心，旨在為系統 LSI 部門開發高性能、低功耗、複雜的 CPU 和系統 IP 架構和設計。
S3-lines 位於韓國華城（Hwasung）廠區，是 2018 年建成投產的 12 英寸邏輯生產線，目前主要生產 10 納米至 8 納米產品，將是三星 7 納米產品的主力生產廠。
S4-lines 位於韓國華城廠區，是 CMOS 影像傳感器（CIS）專用生產線，2017 年開始對原 DRAM 產線 11-lines 和 13-lines 進行改造，目前 CIS 產能約 8 萬片。
6-lines 位於韓國器興，是一座 8 英寸晶圓代工廠，於 2016 年開放，從 180 納米到 70 納米節點都可涵蓋，工藝技術包括嵌入式快閃記憶體（eFlash）、功率元件、影像感測器 CIS，以及高電壓製程的生產，主要服務於韓國本土的 Fabless。
工藝之爭
三星獨霸全球半導體野心由來已久，在 TFT-LCD 面板領域讓台灣五虎落寞；在 DRAM 領域，將台灣茂德逼得破產，讓力晶被迫轉型晶圓代工，趕得華亞投入美光懷抱。
隨著 2017 年三星坐上世界最大半導體寶座後，三星獨霸全球半導體野心也越來越膨脹，在 CIS 領域，2017 年和 2018 年連續投入兩座 12 英寸廠約 7 萬片產能，步步緊逼索尼；在晶圓代工領域，2017 年 5 月 12 日，將晶圓代工業務部門從系統 LSI 業務部門中獨立出來，成立三星電子晶圓代工，開始直接挑戰台積電。
有媒體稱，三星 EUV 產線的投產以及成功交付高通全球首個 5 納米產品驍龍 X60 基帶晶片，都將給台積電帶來些許壓力。台積電則認為，高通的 5 納米晶片還沒確定是否由三星獨家代工，之前的 7 納米是兩家共擔，驍龍 865 給台積電代工，7nm EUV 工藝的驍龍 765 則是三星代工，而且相信高通明白，與三星共舞，就是與蛇共舞。
之前，芯思想已經在《三星目標高遠，爭當全球第一：存儲晶片，晶圓代工，CMOS 圖像傳感器，還有營收》和《晶圓代工：三星力拚台積電有幾多勝算》兩篇文章中，對三星的代工情況進行了分析。
先來看三星在 10 納米以下工藝和 EUV 方案的準備情況。
三星 10 納米以下第一個節點本來是 7 納米，但是由於 7 納米量產受阻，黑面推出 8 納米，8 納米製程的 8LPP 是 10LPP 的升級終極版，相比 10LPP 提升 10%效率，減小 10%面積。
三星將在 7 納米工藝及以下工藝全面使用 EUV 方案。7LPE 已經在 2019 年 4 月已經完成驗證，布隨著 V1 產線的投產，表示三星 7LPP 已經準備好。但是試產和量產是兩個不同的過程，如何保證量率和技術疊代，對三星是個挑戰，千萬不要再犯當年 14 納米的錯。高通首款 5G SoC 單晶片驍龍 765 / 765G 就是採用 7LPP 工藝，不過 7LPP 好像較計劃有所推遲。
7 納米之後就是 5 納米。三星表示，5LPE 將採用三星獨特的智能縮放（Smart Scaling）解決方案，將其納入基於 EUV 的 7LPP 技術之上，可實現更大面積擴展和超低功耗優勢。20200 年 2 月，高通發布的驍龍 X60 基帶晶片就是採用 5LPE 工藝。
5 納米之後，就是 4 納米。三星表示這是最後一次應用 FinFET 技術，延續 5LPE 工藝的成熟技術，方便客戶升級，4 納米晶片面積更小，性能更高，可以快速達到高良率量產。同時，三星還計劃在 2020 年推出 6LPE 和 4LPE 工藝。
4 納米之後就是 3 納米。目前三星 3 納米製程分 3GAE、3GAP 兩個時代。首發 3GAE 是第一代 GAA 技術，根據官方說法，因是全新 GAA 電晶體結構，三星使用納米設備製造出 MBCFET（Multi-Bridge-Channel FET），可顯著增加電晶體性能，以取代 FinFET 電晶體技術。此外，MBCFET 技術還能兼容現有 FinFET 製程技術及設備，加速製程開發及生產。2019 年三星曾表示，與 7 納米製程相比，3 納米製程可將核心面積減少 45%，功耗降低 50%，整體性能提升 35%，預計最快 2021 年量產。
說完三星，再來看台積電在 10 納米以下工藝和 EUV 方案的準備情況。
台積電 10 納米以下第一個製程是 7 納米（N7）。採用 DUV 加浸沒式加多重曝光方案的 7 納米於 2017 年 4 月開始風險生產，，2018 年第三季開始貢獻營收，在 2018 年有 40 多個客戶產品流片，2019 年有 100 多個新產品流片。與 10nm FinFET 工藝相比，7nm FinFET 具有 1.6 倍邏輯密度，約 20%的速度提升和約 40%的功耗降低。有兩個工藝製程可選，一是針對 AP（N7P），二是針對 HPC（N7HP）。聯發科天璣 1000、蘋果 A13 和高通驍龍 865 都是採用 N7P 工藝。
台積電第一個使用 EUV 方案的工藝是 N7+。N7+於 2018 年 8 月進入風險生產階段，2019 年第三季開始量產，N7+的邏輯密度比 N7 提高 15%至 20%，同時降低功耗。
7 納米之後是 6 納米（N6）。2019 年 4 月份推出的 6nm 製程技術，採用 EUV 光刻解決方案，將在 2020 年第一季風險試產，第三季實現量產。據悉 N6 工藝比 N7 工藝提供高出 18%的邏輯密度，設計規則與 N7 完全兼容，使其全面的設計生態系統得以重複使用為，且加速產品上市時間。
接下來是 5 納米（N5）。5 納米於 2019 年 3 月進入風險生產階段，預期 2020 年第二季拉高產能並進入量產。主力生產工廠是 Fab 18。與 7 納米製程相較，5nm 晶片密度增加 80%，在同一運算效能下可降低 15%功耗，在同一功耗下可提升 30%運算效能。
N5P：N5P（5nm+）預計 2020 年第一季開始試產，2021 年進入量產。與 5nm 製程相較在同一功耗下可再提升 7%運算效能，或在同一運算效能下可再降低 15%功耗。
至於 3 和 2 納米，台積電錶示已經在研發中，並宣布了 3 納米和 2 納米的工藝建設計劃。至於 3 納米製程細節今年 4 月將見分曉。
總體來看，在 10 納米之下的工藝製造競爭中，不台積電技高一籌，領先三星大概一年半載的時間。雖然 5 納米製程，三星表示交付首個 5 納米晶片，但對於台積電來說，也不是壞事，普是當年 14 納米和 16 納米之爭，還不是台積電笑到最後。