摘要：為了進一步實現接觸柵極間距縮放，具有改進的靜電學的電晶體、柵極堆疊創新、合適的方案以及改進的過程控制都是不可或缺的因素。隨著柵極間距擴展到低於50nm的範圍，FinFET結構、間隔材料和傳統接觸方案的靜電都接近其工程極限。在這篇文章中，我們介紹了在45nm接觸柵間距下開發的前沿CMOS技術，該技術成功地結合了優化的鰭輪廓、低k間隔和自對準接觸方案。通過一個邏輯測試晶片驗證了過程的魯棒性，該晶片具有超過35億個電晶體門計數和功能齊全的256Mb HC/HD SRAM宏。已證實的高密度SRAM單元尺寸為0.0199μm2，是迄今為止最小的尺寸。
簡介
為提高晶片密度或降低每電晶體成本，接觸柵間距或接觸多晶矽間距（CPP）縮放一直是CMOS技術發展的重要主題。儘管各種3DIC或芯粒架構在擴展摩爾定律方面取得了重大進展，但為了在設計中有效集成更多功能，人們對於先進技術中的晶片面積縮放仍然抱有更高期待。為了實現CPP縮放，需要在考慮相關變化容限的同時，在柵極長度、間隔物厚度和接觸寬度之間恰當地安排相鄰電晶體之間的空間。這種擴展還需要在不影響產量和可靠性的情況下進行足夠的設備改進，因此其PPAC（功率、性能、面積、成本）具有廣泛的應用吸引力。從FinFET時代開始，在不導致鰭相關缺陷的情況下優化鰭寬度和輪廓對於改善器件靜電以減少柵極長度至關重要。當柵極和觸點之間的距離減小時，低k間隔物工程變得更加重要。由於典型的接觸方案不能滿足CD和覆蓋控制規範，自對準接觸或SAC有助於更大的接觸，而不會對柵極短路。在本文中，我們討論了CPP縮放中遇到的這些重要問題，並在CPP 45nm測試機上驗證了我們的解決方案。除了從FinFET遷移到納米片架構的必要性之外，所確定的解決方案是未來技術節點繼續CPP擴展的關鍵因素。
柵極長度縮放
鰭輪廓工程一直是改進FinFET靜電學以實現進一步的柵極長度（Lg）縮放的重點。圖1展示了自我們的第一代FinFET以來，通過適當平衡器件性能和產量要求，短溝道效應（SCE）改善的進展。由於鰭片結構的性質，柵極控制在鰭片底部最弱，因此如果Lg繼續減小，則需要對物理調整和電結優化給予最大關注。當鰭在較小的節距下變高以使高級節點中的Weff最大化時，較高的鰭/空間縱橫比會迅速降低底部寬度較小的鰭的結構完整性。圖2顯示了不同工藝的翅片線邊緣粗糙度（LER），這是一個初步產量指標，旨在改善翅片靜電及其與DIBL的權衡。由於限制了使用更差的LER實現更小的翅片CD，從而導致下游產量問題，從圖1中可以清楚地看出，翅片結構不再能夠在較小的Lg下支持所需的靜電。此外，即使採用諸如納米片的全環繞柵極（GAA）結構，由於功函數金屬（WFM）不一致和圖案化殘留物，較小的柵極長度也會導致較高的柵極電阻和較大的Vt變化。新型、薄WFM和高k工程是增強沉積一致性和圖案化效率的必要條件，同時滿足適當Vt設置的有效功函數要求。具有寬調諧範圍的多個Vt以滿足功率效率和高性能應用的需求為Lg縮放設置了另一個邊界，並決定了未來先進技術中替換金屬柵極（RMG）工藝的創新。
圖1 FinFET Lg縮放趨勢與DIBL。翅片外形優化是關鍵因素，但對於進一步的Lg縮放而言已達到極限。
圖2 較小的翅片底部CD降低了DIBL，但降低了LER，這是翅片結構魯棒性和潛在產量影響的指標。
縮放接觸方案
接觸到柵極隔離邊緣是大批量製造中的主要問題之一。隨著圖案化CD控制和光刻未對準接近圖3中的工程極限，自對準接觸方案能夠更加適應工藝變化並實現所需的隔離，該方案中，接觸由柵極之間的選擇性蝕刻限定，並通過側壁間隔物和柵極頂部的電介質硬掩模與柵極隔離，以提高產量和可靠性。圖4顯示，SAC成功地抑制了由較長柵極引起的接觸觸發泄漏（圖4a），並且消除了由接觸失准引起的泄漏（圖4b）。SAC還充分利用了墊片之間的空間，消除了接觸錯位因素，以實現約45%的低電阻和約50%的小變化（圖5）。它打破了接觸CD的減少趨勢，因此圖6中的連續接觸電阻增加，通過讓更大的CD來減輕CPP結垢對器件寄生電阻的影響而不影響產量。
圖3 觸點示意圖。與SAC（b）相比，傳統接觸（a）容易受到由變化引起的接觸到柵極隔離問題的影響。
圖4 自對準接觸能夠適應預層和自身工藝變化。
圖5 接觸電阻和變化比較。SAC與傳統接觸方案相比，電阻降低了45%，變化降低了50%。
圖6 觸點CD和電阻比較。SAC打破CD減少趨勢，同時在這項工作中提供更小的阻力。
SAC的成功來自於介電硬掩模材料的選擇和接觸蝕刻工程之間的平衡。耐用的電介質能夠經受住接觸開口蝕刻和後續的清潔，且腐蝕較少，提供了健康的接觸到柵極的短裕度，但也同時需要考慮工藝集成困難和通過硬掩模的耦合電容對器件的影響。表1比較了兩種候選物及其對鰭結構整體Ceff的模擬影響。材料-A表現出最佳的耐腐蝕性，但影響約10%的Ceff；材料B恢復了器件衝擊，但由於硬掩模被侵蝕，導致與柵極隔離的接觸變差。優化的接觸蝕刻在頂部提供較少錐形的硬掩模，而不會降低底部外延源極/漏極的接觸質量。此外，當接觸尺寸持續縮小時，屏障和襯墊工程以及界面優化越來越重要。通過在SAC方案下共同優化這些組件，性能提升約6%，如圖7所示。
表1 SAC硬掩模材料的比較。如果選擇了更堅固的材料A，而HM侵蝕降低了材料B的接觸到柵極隔離裕度，則模擬Ceff衝擊高達10%。
圖7 接觸蝕刻和S/D接口工程使器件性能提高約6%。
為了在柵極頂部形成適當的電介質硬掩模，需要在選擇性SAC接觸蝕刻之前對WFM進行部分凹陷處理（圖8a），這裡需要精確控制凹陷深度。如圖8b和圖9a所示，WFM的凹陷導致硬掩模不足，使器件容易接觸到柵極短路或泄漏，而過度凹陷會損壞鰭頂部的WFM（圖8c），並導致柵極中斷（圖9b）。除了接觸到柵極隔離之外，WFM凹陷深度控制對於器件Vt變化也至關重要。圖10顯示，NFET Vt隨著WFM凹陷深度的增加而增加，假設是由於翅片頂部的WFM較薄（圖8）。PFET Vt隨WFM凹進深度的變化較小，這是由於滿足功函數要求的WFM不同。如圖11所示，通過均勻的WFM凹進深度穿過晶片，Vt變化顯著減少。
圖8 SAC WFM凹進需要精確的深度控制（a）。凹入不足的WFM（b）或過多的凹入（c）將分別導致與柵極隔離的接觸不足或損壞的WFM。
圖9（a）凹進式WFM導致更高的柵極接觸，變化較大。（b） 過度凹陷會導致柵極中斷。
圖10 Vt隨SAC WFM凹進深度的變化而變化，這是由於翅片頂部WFM厚度的變化所引起的。
圖11 優化的SAC WFM凹進工藝具有均勻的晶片交叉深度（a），顯著降低了Vt變化（b）。
除深度控制外，SAC WFM凹進工藝需要優化來最大限度地減少WFM化學成分的變化，以滿足柵極電阻和功能要求。圖12顯示，由於凹進過程和WFM之間的非理想反應，WFM凹進後，WFM中指示元素的濃度在WFM頂表面附近降低。優化的WFM凹進工藝抑制了不必要的反應，並保留了指示元件，從而大大降低了柵極電阻、Vt漂移及其變化（圖13、14）。圖15說明了CPP 45nm標準單元中的多Vt CMOS器件選項，該器件使用優化的高k和WFM、多Vt圖案化和自對準接觸工藝製造。雖然多Vt選項擴展到>200mV的寬Vt範圍，以實現高性能計算（HPC）和移動應用，但Vt變化通過這項工作得以減少，以滿足高容量製造要求。圖15舉例說明了來自多個晶片的150個以上裸片的低跨晶片和跨裸片Vt變化。圖16說明了在管芯內不同位置使用相同設計的重複器件上測量的片上變化，表明這項工作通過優化的SAC工藝顯著降低了CPP 45nm環形振盪器（RO）速度的片上差異。
圖12 SAC WFM凹進後WFM的指示元素濃度。
圖13 優化的WFM凹進減少了柵極電阻及其變化。
圖14 N/PFET Vt位移及其變化通過優化的WFM凹進減少。
圖15 具有低Vt變化的CPP 45nm多Vt器件選項。
圖16 CPP 45nm環形振盪器（RO）速度的片內變化。
間隔器限制
間隔物是CPP縮放中的另一個關鍵組件，尤其是FinFET。與平面器件相比，整體柵極耦合寄生電容具有鰭結構的額外貢獻。較厚的間隔物降低了到鰭的源極/漏極以及鰭頂部上方的接觸的柵極耦合電容。然而，如圖17所示，接觸電阻迅速升高，要求間隔件儘可能薄，以確保產量和可靠性。這直觀地導致了減少有效間隔物介電常數的要求。TCAD模擬探索了幾個選項。空氣間隔物，一種提議利用結構中k＝1空氣的方案，需要堅固的、通常更高k的側壁來保護空氣部分。伴隨鰭結構的高金屬柵極還需要延伸到鰭底部的空氣部分是最有效的。表2中的模擬結果表明，由於難以在整個金屬柵高度上形成高縱橫比氣隙，如果空氣間隔件僅存在於翅片頂部，則幾乎沒有Ceff差異。由於空氣隔片的不實用性，在縮放CPP的情況下，確定適合生產的低k材料至關重要。在這裡，我們成功地將k＜4的低k膜集成到我們的FinFET結構中，具有足夠的化學和結構魯棒性，以抵禦下游工藝的影響。優化的低k間隔物工藝包顯示，與圖18所示的非優化情況相比，Vmax提高了230mV，並通過了TDDB規範。
圖17 FinFET Ceff上的間隔物厚度和接觸電阻。隨著Ceff的減少，Rp迅速增加。
表2 低K間隔物方案評估。由於可用空間有限，氣隙墊片幾乎沒有什麼好處。低k材料實施在規模化CPP情況下更有效。
圖18 通過優化低k間隔方案，Vmax提高了230mV。
CPP 45NM邏輯和SRAM驗證
上述鰭型優化、低k間隔和SAC方案已在我們的45nm CPP測試機上成功演示，該測試機由高電流和高密度256Mb SRAM宏以及電晶體門計數>3.5B的邏輯測試晶片組成。邏輯測試晶片中CPU/GPU塊的施密特圖如圖19所示，高密度256Mb SRAM如圖20所示。該HD SRAM的單元大小為0.0199um2，功能降至約0.5V。它比我們之前的5nm SRAM進一步擴展，據我們所知，是迄今為止報告的最小的全功能SRAM單元。在45nm接觸柵極間距下的邏輯和SRAM產量的演示證明，所識別的解析度是繼續3nm節點和更高節點間距縮放的關鍵因素。
圖19 CPP 45nm邏輯測試晶片中CPU和GPU塊的Schmoo圖。
圖20 256Mb HD 0.0199um2 SRAM的Schmoo圖，全功能，電壓約為0.5V。