傳統上，將單個單元從晶片中切割後再進行封裝的工 藝幾十年來一直是封裝半導體集成電路的規範方式。 然而，這種方法目前沒有被主要半導體製造商採用，因為高製造成本以及今天的模塊的射頻成分在增加。 因此，晶圓級封裝(W LP)的出現帶來了低成本封裝開發的範式轉變。 WLP是一種在切割晶圓封裝器件之前的晶圓級封裝技術. 使用標準工具和工藝，WLP作為晶圓製造過程的擴展。 最終，製造的WLP die將在晶片表面上有金屬化墊，並在切割晶圓之前在每個墊上沉積焊錫點。 這反過來又使WLP與傳統的PCB組裝工藝兼容，並允許對晶圓本身進行器件測試。 因此，這是一個相對較低的成本和效率的工藝，特別是當晶圓尺寸增加而晶片die在收縮時。晶圓的尺寸在過去幾十年中一直在增加，從直徑4、6、8英寸增加到12英寸。 這導致每個晶圓die的數量增加，從而降低了製造成本。 在電氣性能方面，WLP優於其他封裝技術，從某種意義上說，一旦WLP器件集成在密集的RF模塊中，它就會導致EM寄生耦合顯著減少，因為器件和PCB之間的互連相對較短，而不像在某些類型的CSP技術中使用線鍵合互連。

WLP晶片倒裝(flip-chip)技術

倒裝(flip-chip)晶片技術也被稱為控制塌陷晶片連接(C4,controlled collapse chip connection)，是IBM在20世紀60年代開發的晶片組裝技術之一。 雖然基於導線鍵合的封裝技術在硬體建成後為實驗室調試提供了自由的電感能力方面更加靈活，而且還提供良好的熱導特性，但使用倒裝晶片封裝技術使用焊錫凸起使基板和晶片之間的電氣連接提供了相對尺寸減小、減少延遲以及在其輸入和輸出引腳方面實現更好地隔離。 圖1說明了晶片die在基板上的基本結構，在晶片表面生長的Cu柱頂部有焊錫球。 焊點通常由填充模化合物封裝，為焊點提供機械支撐。

WLP晶片級封裝

晶片級封裝CSP（chip scale packaging）是微電子和半導體工業中最常用的封裝方法之一. 雖然有幾種類型的CSP技術已經可供微晶片製造商使用，但新的類型繼續出現，以滿足對支持新功能和新的特定應用的產品的需求。 這些包裝要求可能因所需的可靠性水平、成本、附加功能和整體尺寸而不同。 顧名思義，CSP的封裝尺寸與晶片die尺寸大致相同，這是其主要優點之一。 通過採用WLP製造工藝，CSP正在不斷發展，以實現最小可能的封裝-die之間的尺寸比。 如圖2所示，CSP在封裝下的球柵陣列(BGA)風格允許有幾個互連，同時簡化PCB路由，提高PCB組裝產量，降低製造成本。

其它的封裝技術

還有幾種其它的集成電路封裝形式，允許無縫集成到應用定製的模塊封裝中。 四平封裝(QFP，Quad flat package)是最早的表面貼裝IC封裝技術之一，其中封裝的結構是由四個側面組成的，具有擴展的互連引線，如圖3(a)所示。 凸起的引線連接到封裝框架上，在引線和晶片die金屬之間形成一個金屬-絕緣體-金屬(MIM，metal-insulator-metal)型的電容，可以作為匹配元件。 該技術適用於毫米大小的IC，其中封裝的外圍引腳數量可以達到100多個引腳。 這種類型的封裝還存在幾種衍生物，它們取決於所使用的材料，如陶瓷四扁封裝(CQFP， ceramic quad flat pack)、薄四扁封裝(TQFP，thin quad flat pack)、塑料四扁封裝(PQFP，plastic quad flat pack)以及金屬四扁封裝(MQFP，metal quad flat pack)。

圖3(b)所示的四平無引線(QFN，Quad flat no lead)是由平面銅引線框架和用作散熱器的熱傳播墊的塑料封裝形成的幾種表面安裝封裝技術之一。鍵合線（Wire bonding）也可以用於互連，而且由於鍵合線不僅是導體，而且是電感，它們通常會影響在這項封裝技術下器件的性能，除非它被視為整個設計的一部分。 雖然QFN是由四個側面組成的互連，但雙平面無引線(DFN)也已經出現，並組成互連平面引線的兩側。

然而，我們剛才討論的所有封裝技術都不適用於當代微電子SoP和SiP。 它們的使用在20世紀90年代超大規模集成電路革命期間蓬勃發展，隨著更緊湊和更密集的晶圓級封裝技術的出現而逐漸被淘汰。 在過去幾十年中，晶片和模塊封裝技術的發展主要是由引腳計數需求的增加所驅動的，並見證了功能、組件密度和集成水平的巨大提高。 圖4顯示了自1970年以來集成電路封裝的演變，其中雙內聯封裝(DIP，dual inline packages)開始在電子IC行業發揮作用，然後出現了更多引腳的IC，如QFP，甚至更高的引腳計數技術，如引腳網格陣列(PGA，pin grid array)以及倒裝晶片球網格陣列(FCBGA，flip-chip ball grid array)等。