異構集成使用封裝技術集成異種工藝的晶片

具有來自不同無工廠車間，鑄造廠，晶圓尺寸和特徵尺寸的不同功能，並進入系統或子系統。這種情況與諸如片上系統（SoC）之類的解決方案不同，在片上系統（SoC）中，大多數功能使用更精細的功能尺寸集成到單個晶片中。在接下來的幾年中，無論是上市時間，性能，外形，功耗，信號完整性和/或成本，我們都將會看到更高水平的異構集成。但是，這些異種晶片應該如何相互通信？答案是重新分發層（RDL，redistribution layers）。在本文的研究中，提出了用於異構集成的RDL的晶片製造技術。本文的重點放在RDL上，以實現以下方面的異構集成：A）有機襯底，B）矽襯底（矽通孔（TSV）-中介層），C）矽襯底（橋）以及D）扇出襯底。本文將提供一些建議。封裝系統（SiP）與異構集成非常相似，不同之處在於異構集成用於更小的間距，更多的輸入/輸出（I / O），更高的密度和更高的性能。下面的小節遵循上面的字母標籤。

A：用於在有機存底上進行異質集成的RDL

在過去的幾年中，通過增加堆積層的數量，在其上製造薄膜層，已經做出了巨大的努力來增強/提高傳統的低成本高密度基板和堆積有機封裝基板的能力。在堆積層的頂部，縮小金屬線的寬度和間距的尺寸，並減小焊盤的尺寸和間距。

A1：IBM的SLC技術。25年前，日本IBM在Yasu的Yasu發明了表面層流電路（SLC，surface laminar circuit）技術（圖1）。SLC構成了當今非常流行的低成本有機封裝襯底的基礎，其堆積層通過微孔垂直連接，以支持諸如倒裝晶片之類的異構集成。SLC技術有兩個部分：一個是核心基板，另一個是用於信號布線的SLC。芯基板由普通的玻璃環氧板製成。但是，SLC層是依次使用由光敏環氧樹脂製成的介電層和鍍銅​​的導體平面即使用半加成工藝（SAP，semi-additive process）構建的。通常，具有十二個封裝的封裝基板層[例如，兩個核心層和十個堆積層（5-2-5）]和10μm的線寬和間距足以支撐大多數晶片設計。

A2：Shinko的薄膜層結構。在2013年和2014年，Shinko提議在封裝基板堆積層的頂部製造薄膜層（低至2µm），並稱其為「 i-THOP」存底，這是為提高性能而設計的。

A3：思科的有機插入器。圖2顯示了由大型有機中介層設計和製造的3D異構集成，該中介層具有Cisco的細間距和細線互連。有機中介層的尺寸為38mm x 30mm x 0.4mm。有機中介層的前側和後側的最小線寬，間距和厚度相同，分別為6μm，6μm和10μm。它是一個10層的高密度有機中介層（基板），通孔尺寸為20μm。用於製造有機中介層的主要製造步驟與用於有機堆積封裝基板的製造步驟相同。其中包括：a）電鍍通孔（PTH，plating through-hole）的產生和填充核心層； b）核心層的電路化；以及

c）用SAP在芯層的兩側構建Cu布線層。尺寸為19.1mm x 24mm x 0.75mm的高性能專用IC（ASIC）晶片與四個高帶寬存儲器（HBM）動態隨機存取存儲器（DRAM）晶片堆疊一起安裝在有機中介層的頂部。3D HBM裸片堆疊尺寸為5.5mm x 7.7mm x 0.48mm，包括一個基本緩衝裸片和四個DRAM內核管芯，它們與TSV和帶有焊錫凸點的細間距微柱互連。有機中介層正面的焊盤尺寸和間距分別為30µm和55µm。

B：用於在矽基板（TSV中介層）上進行異構集成的RDL

矽基板上的異質集成適用於矽晶圓或晶圓級系統（SoW，system-on-wafer）上的多晶片。組裝方法通常是晶圓貼裝倒裝晶片，其TSV具有高質量回流（間距≥50μm）或具有熱壓鍵合，非常精細。間距（<50µm）。通常，用於矽襯底上異質集成的RDL用於超細線寬和間距（低至亞微米）應用。

B1：Leti 給出了SoW（system-on-wafer）的早期應用之一，如圖3所示。可以看出，諸如ASIC和存儲器，電源管理IC（PMIC）和微機電系統（MEMS）的晶片系統是在具有矽通孔的矽晶片上。切塊後，單個單元將成為具有RDL和TSV（稱為TSV中介層）的矽基板上的異構集成系統或子系統，並且可以附著在有機基板上，也可以獨立安裝。

B2：台積電的CoWo S和CoWo S -2。後來，TSMC將SoW投入生產，並稱其為TSV-interposer尺寸= 800mm2的晶圓上晶片（CoWoS）和TSV-interposer尺寸= 1200mm的CoWoS-2 2如圖4所示。可以看出，帶有RDL的TSV中介層支持SoC和HBM立方體，並附著在有機封裝基板上。圖5a顯示了TSMC / Xilinx切片式現場可編程門陣列（FPBG）CoWoS 。可以看出，TSV（直徑10μm）中介層（深100μm）具有四個頂部RDL：三個Cu鑲嵌層和一個鋁層。切片的FPGA晶片之間的10,000+橫向互連主要通過插入器的0.4μm間距（最小）RDL連接。圖5b顯示了NVidia的Pascal 100圖形處理器單元（GPU）基於台積電的16nm工藝技術構建，並由三星製造的四個HBM2存儲器（16GB）支持。每個HBM2都由四個帶有Cu柱和焊錫凸點的DRAM和一個基本邏輯晶片組成，TSV直通連接它們。每個DRAM晶片都有> 1000個TSV。GPU和HBM2位於TSV插入器（1200mm2）的頂部，即CoWoS-2，它是由台積電採用64nm工藝技術製造的。將TSV介體安裝到5 -2-5有機封裝基板上，該基板具有受控的塌陷晶片連接（C4）凸點。

B3：TSV中介層上的UCSB / AMD的小晶片。受到國防高級研究計劃的激勵一項名為「通用異構集成和智慧財產權重用策略」（CHIPS）的機構（DAR PA）計劃，UCSB和A MD 提出了一種未來的超高性能系統，如圖6所示。包括中央處理器單元（CPU）小晶片和幾個GPU小晶片，以及無源TSV中介層和/或帶RDL的有源TSV中介層上的HBM。

B4：TSV的製造。圖7顯示了製作TSV的關鍵過程步驟。它通過熱氧化或等離子增強化學氣相沉積（PECVD）從SiNx/ SiOx絕緣層開始。在光刻膠和TSV光刻之後，通過Bosch型深反應離子刻蝕（DRIE）將TSV刻蝕到Si襯底中，以通過結構形成高縱橫比（10.5）。然後通過亞大氣化學氣相沉積（SACVD）用SiOx襯裡處理蝕刻的TSV結構，通過物理氣相沉積（PVD）用Ta阻擋層和Cu籽晶層處理。銅電化學沉積（ECD）用於填充TSV結構。最終的盲孔TSV的頂部開口直徑約為10μm，深度約為105μm，長寬比為10.5。在這種高縱橫比的通孔結構中，採用了自下而上的電鍍機制，以確保在現場使用具有合理低Cu厚度的無縫TSV。掃描電子顯微鏡（SEM）的橫截面圖像如圖8所示。可以看出，在底部，TSV的直徑略有減小，這從蝕刻工藝的角度來看是可以預期的。現場的銅厚度<5μm。鍍後退火在400℃下進行30分鐘；為了完成TSV工藝，通過化學機械拋光（CMP）去除了現場多餘的Cu。

B5：雙銅鑲嵌工藝的RDL。圖9顯示了從插入器的TSV製作RDL的關鍵過程步驟。首先，通過PECVD製造SiO2層。該步驟之後是施加光刻膠和掩模或步進器，然後使用光刻技術（對準和曝光）在SiO2上打開通孔。然後，完成了SiO2的反應離子刻蝕（RIE）。接下來，應用掩模或步進器，然後使用光刻技術打開重新分布走線位置。然後，使用RIE蝕刻掉更多的SiO2，剝離光致抗蝕劑，並濺射Ti和Cu。然後使用ECD在整個晶片上沉積Cu。這些步驟之後是CMP的Cu和Ti / Cu，然後得到RDL1。重複上述所有步驟，以獲取V12（通過將RDL1連接到RDL2的通道）和RDL2，以及任何其他層。圖10顯示了中介層的TSV上所製造的RDL的橫截面圖像。可以看出，存在三個RDL，這些RDL稱為通過PECVD和雙銅鑲嵌+ CMP製成的無機RDL。

C：用於在矽襯底（橋）上進行異構集成的RDL

基本上，橋是一塊具有RDL和接觸墊但沒有TSV的偽矽片。通常，將RDL和接觸墊製造在虛擬矽晶片上，然後切成單獨的橋。

C1：用於異構集成的英特爾EMIB。英特爾提出了嵌入式多管芯互連橋（EMIB，embedded

multi-die interconnect bridge）RDL，以取代異構集成系統中的TSV插入器。晶片之間的橫向通信將通過帶有RDL的矽嵌入式橋來解決，電源/地以及一些信號將通過有機封裝基板（或PCB），如圖11所示。用EMIB製造有機封裝基板包括兩種：一種是製作EMIB，另一種是製作帶有EMIB的基板。要製作EMIB，必須首先構建RDL（包括Si晶片上的接觸墊，這將在後面討論）。最後，將Si晶片的非RDL面附著到一種管芯附著膜（DAF，die-attach film）上，然後將Si晶片分割成單獨的橋。要製作帶有EMIB的有機基板，請先將單片EMIB與DAF放在有機基板腔體中的Cu箔頂部。在此步驟之後，將進行標準的有機封裝基板堆積工藝，一直到銅接觸墊。具有EMIB的有機封裝基板已準備就緒，可用於粘合GPU和HBM立方體等晶片，如圖11所示。

C2：Imec的異構集成橋樑。自從英特爾提出使用EMIB作為異構集成系統中晶片之間的高密度互連的提議以來，「橋接器」就非常受歡迎。例如，最近，imec提出使用橋+扇出晶圓級封裝（FOWLP）技術來互連邏輯晶片，寬I / O DRAM和快閃記憶體，如圖12所示；目標是不用在所有設備晶片上使用TSV。

C3：在矽晶片的橋上製造RDL。在偽Si晶片上製作橋的RDL的方式取決於RDL的線寬和導線的間距，即應用。對於線寬和間距≥2μm，有機RDL（聚合物和ECD Cu +蝕刻）應足夠。如果線寬和間距小於2µm，甚至在亞微米範圍內，則應使用無機RDL（PECVD和雙銅鑲嵌+ CMP），關鍵工藝步驟如圖13所示。圖14顯示了SEM圖像Si晶圓的SiO2層上的RDL。最後，將晶圓切成帶有RDL的單獨橋。

D：用於在扇出基板上進行異構集成的RDL

最近，使用扇出晶圓/面板封裝技術在異質集成的基板上製造RDL（以消除TSVi內插器）已受到關注。至少有兩種扇出晶片/面板封裝形式，即chip-first 和chip-last工藝，將在下面討論。

D 1：chip-first 工藝。STATS Chip PAC提議使用扇出倒裝晶片級晶圓級球柵陣列（ball grid array）（FOFC-eWLB），以使晶片的RDL進行大部分橫向通信，如圖15所示，可以看出，在TSV擺線機中，消除了晶圓隆起，助焊劑，晶片對晶圓的鍵合，清潔以及底部填充分配和固化。ASE 通過使用FOWLP技術提出了類似的方法，使晶片的RDL可以執行大部分的橫向通信（見圖16）並將其投入生產。可以看出，底部凸出電阻使用凸點下金屬化（UBM）和C4凸點工藝連接到封裝襯底。ASE稱這種扇出晶圓級片上晶片（FOCo S）技術。台積電最近將其命名為In FO_oS（基板上的集成扇出）工藝。

D 2：Chip-last工藝。最近，Samsung 提出了使用Chip-last或RDL-first的FOWLP來消除TSV中間構成器（圖17），以實現更高的計算異質性集成應用。首先，RDL建立在裸玻璃上-晶圓或面板格式。同時，將完成邏輯和HBM晶片的晶圓凸塊。然後，執行以下工藝：助焊劑，晶片對晶圓或晶片對面板的鍵合，清潔，底部填充分配和固化。這些步驟之後是環氧模塑料（EMC）壓模。然後，對EMC，晶片，HBM立方體和C4晶圓隆起進行回磨。完成這些步驟後，可以將整個模塊連接到封裝基板上。最後，完成焊球的安裝和蓋子的安裝。三星稱這種結構為無Si RDL中介層。與TSMC / Apple的In-FO_PoP 相比，對於移動應用處理器（AP）晶片組，三星提議對AP晶片組使用扇出式SiP並排（SbS），如圖18所示[。三星解決方案的封裝外形應比台積電/蘋果的包裝外形更薄，但是，封裝尺寸應更大。此外，三星的工藝成本應高於台積電的工藝成本。

總結

本文提出了用於在有機襯底，矽襯底（TSV-中介層），矽襯底（橋）和扇出襯底上進行異質集成的再分布層。一些重要的結果和建議如下：

• 通常，對於大批量生產（HVM），用於異質集成的RDL的70％應該在有機基板上，並且金屬線的寬度和間距≥10μm，（這些異質集成中的大多數實際上是SiP工藝）用於異質集成的RDL不應超過5％，應位於有機基板上，並且金屬線的寬度和間距應小於10µm。i-THOP基板（線寬和線距為2µm）在成品率損失方面面臨挑戰。

• 通常，對於HVM，用於異質集成的RDL的5％會在矽襯底（無源TSV中介層或有源TSV中介層或兩者），矽襯底（橋）和扇出襯底上。金屬線的寬度和間距RDL的數量通常很小，並且可以下降到亞微米值。

• 用於在有機基板上進行異質集成的RDL的製造過程主要是SAP。目前，HVM中有兩個芯層和12個堆積層（6-2-6），其金屬線寬度和間距為10μm。

• 用於矽襯底（無源TSV中介層或有源TSV中介層）上的異質集成的RDL的製造工藝是通過PECVD和Cu-damascene+ CMP進行的。當前，至少有四個RDL，其最小間距為0.4µm。金屬線的寬度和間距可以降低到亞微米值。這就是所謂的2.5D IC集成技術。在本文討論的所有封裝技術中，這是最昂貴的。但是，該技術可以應用於非常精細的間距，非常高的密度，非常高的I / O，以及非常高性能的應用。

• 在矽襯底（橋）上進行異質集成的RDL的製造工藝取決於金屬線的寬度和間距。如果線寬和間距≥2μm，則聚合物和ECD +蝕刻就足夠了。另一方面，如果線寬和間距小於2μm，則需要PECVD和Cu-Cu-damascene+ CMP。

• 在扇出（chip-first)）基板上進行異質集成的RDL的製造工藝過程是通過在EMC中嵌入了晶片的重構晶片上進行聚合物和ECD +蝕刻。這些RDL將取代（消除）微隆起，晶片與晶圓的鍵合，清潔，底部填充分配和固化以及TSV中介層。但是，金屬線的寬度和間距不能下降到<2µm，並且絕對不能下降到亞微米值。

• 用於在扇出（chip-last）基板上進行異質集成的RDL的製造過程是通過在中間裸玻璃（晶圓或面板）載體上進行聚合物和ECD +蝕刻來完成的。這些步驟之後是晶圓隆起，助焊劑，晶片到晶圓或晶片到面板的鍵合，清潔，底部填充，EMC壓縮成型等。這些RDL將取代（消除）TSV中介層。但是，金屬線的寬度和間距不能降低到<2µm，並且絕對不能低於亞微米值。與扇出晶片先出相比，扇出chip-first的優點是：a）不存在晶片移位問題，因此可以獲得更高的封裝組裝良率，並且b）一個人不必扔掉已知的良好管芯（ KGDs）。缺點是：a）成本較高，並且b）更多的工藝步驟，這導致封裝組裝良率損失的機會增加。